MICROELETTRONICA E NANOELETTRONICA

Microelettronica e nanoelettronica

L’elettronica a stato solido ha contribuito negli ultimi decenni allo sviluppo di molti dispositivi ormai diffusissimi che hanno modificato il nostro modo di lavorare, di comunicare, di divertirci. Senza i circuiti integrati non avremmo Internet, i personal computer, i telefoni cellulari, i videogiochi e così via. I primi transistor sono stati inventati alla fine degli anni Quaranta del 20° sec. dagli statunitensi John Bardeen, Walter Houser Brattain e dall’inglese naturalizzato statunitense William Bradford Shockley (ai quali è stato conferito il premio Nobel per la fisica nel 1956 per tale scoperta). Da allora la parola progresso in questo campo ha significato soprattutto miniaturizzazione, vale a dire consumi ridotti, trasmissione più rapida del segnale, minor costo per ogni singolo transistor, maggiore affidabilità. Uno sviluppo regolato dalla nota legge di Moore, dal nome di Gordon Earle Moore, uno dei fondatori della società Intel, il quale enunciò in un suo articolo apparso su «Electronics» (Cramming more components onto integrated circuits, 1965, 38, 8, pp. 114-17), quella che sarebbe stata a ragione ritenuta, anche se impropriamente, una vera e propria legge: interpolando quattro punti su una scala semilogaritmica e tracciando una retta, egli dedusse che ogni due anni la densità dei dispositivi su semiconduttore sarebbe raddoppiata a parità di costo, sfruttando i vantaggi offerti dalla litografia. Questa previsione si è dimostrata vera fino a oggi e ha scandito i tempi dello sviluppo planetario della galassia digitale.

I dispositivi elettronici ad alta densità ora in produzione (processori, memorie e logiche programmabili) utilizzano geometrie da 65 nm, che si ridurranno in breve tempo a 45 nm e, successivamente, a 32 nm. Con il nodo tecnologico da 65 nm, che offre la possibilità di integrare più di un miliardo di transistor per chip, la microelettronica è entrata ormai a far parte del mondo delle nanotecnologie. Queste applicazioni consentiranno alla microelettronica o, meglio, alla nanoelettronica, di raggiungere in breve livelli elevati di miniaturizzazione, garantendo ai dispositivi una maggiore efficienza e consumi più ridotti a parità di prestazioni.

Diverse società, centri di ricerca e realtà accademiche sono impegnati in tutto il mondo in studi sulle tecnologie, sia di tipo more Moore, ossia a dispositivi da 32 nm, in base alle specifiche fissate dall’ITRS (International Technology Roadmap for Semiconductors), sia more than Moore (fig. 1), relative cioè alla realizzazione di sistemi eterogenei complessi, denominati SoC (System on a Chip), in cui un solo circuito integrato può ospitare tutte le funzioni specifiche richieste da una particolare applicazione. Come è noto, ogni sistema elettronico non può essere costituito solo da dispositivi di calcolo ma deve essere dotato di un sistema di interfacce verso il mondo reale adatto a trasformare il segnale analogico in digitale e viceversa. L’approccio more than Moore comprende l’integrazione di funzioni tipicamente non digitali quali i componenti analogici e a radiofrequenza, il controllo della potenza, i componenti passivi, i sensori, gli attuatori, gli elementi microfluidici e così via. È presumibile che, in tale ambito, le nuove tecnologie analogiche e microelettromeccaniche (MEMS, Micro Electro-Mechanical Systems), non seguiranno necessariamente la legge di Moore, ossia non si avrà uno sviluppo regolare in cui possono essere fissati dei percorsi di miglioramento e impostati limiti temporali con obiettivi precisi (roadmap), ma si assisterà alla generazione di ‘grappoli’ di invenzioni (cluster inventions) sviluppate a partire da una rottura, una sorta di filone aureo, esaurito il quale occorrerà attendere un’altra invenzione in grado di generare a sua volta un nuovo filone.

Processi di questo tipo sono necessariamente di­scontinui e non possono essere codificati in nessun percorso di sviluppo prestabilito; un esempio recente è costituito dalle nuove tecnologie microelettromeccaniche in grado di realizzare e integrare in un unico sistema strutture micromeccaniche tridimensionali (masse mobili, strutture a sbalzo, membrane ecc.) e i circuiti elettronici per il condizionamento e l’elaborazione dei segnali. L’aspetto straordinario di questi dispositivi (accelerometri, giroscopi, sensori di pressione e così via), che mostrano un rapporto tra costo e prestazioni irraggiungibile con le tecnologie tradizionali, è legato al fatto che essi sono realizzati in silicio – lo stesso materiale utilizzato per produrre i circuiti integrati o le memorie – con processi tecnologici non particolarmente spinti e con litografie dell’ordine del micron (μm). Un altro filone aureo potrebbe essere costituito, il condizionale è d’obbligo, dall’applicazione delle tecnologie del silicio al campo della biomedicina per la realizzazione di piattaforme ‘usa e getta’ per la diagnosi di alcune patologie, mediante l’analisi ambulatoriale immediata del DNA prelevato da un campione biologico. Nanopompe in silicio per l’infusione continua e sottocutanea di insulina con precisioni del miliardesimo di litro, sensori a enzimi che permettano di misurare con continuità il tasso di glicemia o altri parametri biologici potrebbero essere i nuovi prodotti destinati, in un futuro relativamente prossimo, a migliorare la vita dei pazienti diabetici.

Tuttavia, nonostante queste e altre direzioni di ricerca presentino indubbiamente un elevato interesse intrinseco, uno dei principali obiettivi legato alla miniaturizzazione dev’essere ricercato nel tentativo di trovare le possibili soluzioni alle difficoltà che nei prossimi anni renderanno sempre più arduo, e soprattutto estremamente costoso, sviluppare tecnologie microelettroniche nel solco tracciato dalla legge di Moore.

Un intreccio di problemi

Agli inizi della microelettronica era facilmente attuabile una riduzione delle dimensioni degli elementi integrati senza eccessivi problemi. Oggi, invece, non è più così; al di là dei costi progressivamente crescenti delle apparecchiature necessarie, ogni passaggio, fra una geometria e la successiva, comporta la risoluzione di tutta una serie di problemi legati alle tecniche fotolitografiche sempre più sofisticate che devono utilizzare lunghezze d’onda sempre più ridotte; alla scelta del materiale più adatto per l’isolamento dei vari livelli di metallizzazione; all’uso di materiali diversi dal tradizionale alluminio per le connessioni, quali il rame; all’ottimizzazione della struttura dei transistor integrati. In tale ambito la riduzione delle dimensioni dell’elettrodo di porta (gate) ha richiesto un contenimento dei campi elettrici interni che ha implicato non soltanto la riduzione delle tensioni di alimentazione, ma anche l’abbassamento delle tensioni di soglia dei transistor e la modifica dei livelli di drogaggio. Inoltre, l’abbassamento delle tensioni di lavoro comporta la riduzione dell’ossido di gate, con la conseguenza che le correnti di fuga attraverso l’ossido divengono un fattore determinante per quanto riguarda la dissipazione nei circuiti, in grado di compromettere, quest’ultima, nei dispositivi di memoria, addirittura la data retention (conservazione dei dati), per es. nelle memorie flash.

Per la risoluzione di questi problemi, i laboratori di ricerca hanno trovato varie soluzioni, alcune delle quali si sono dimostrate valide e sono state pertanto introdotte nelle linee di produzione; altre si stanno sperimentando e non è certo che si dimostrino adatte a risolvere in via definitiva le problematiche connesse, ma potrebbero costituire solo un ponte verso soluzioni più durature. Una cosa però è sicura: decisivo sarà l’apporto della ricerca e dell’innovazione e sempre più determinante nello sviluppo della nanoelettronica sarà il ruolo svolto dai nuovi materiali.

Il peso delle interconnessioni

I parametri che determinano la velocità di commutazione intrinseca di un transistor MOS (Metal Oxide Semiconductor) e quindi la frequenza di clock di un processore per un dato design sono la lunghezza di canale e lo spessore dell’ossido di gate. Per es., utilizzando una tecnologia da 0,13 μm per raggiungere frequenze dell’ordine di 3 GHz la lunghezza di canale non deve superare 60 nm e lo spessore dell’ossido di gate deve essere di 1,5 nm. Il fatto che un transistor singolo raggiunga tali frequenze non significa assolutamente che l’intero circuito riesca a commutare così velocemente. Si devono, a tale riguardo, considerare i ritardi nella propagazione dei segnali causati dalle interconnessioni; infatti, mentre i tempi di commutazione dei transistor MOS si riducono con l’aumentare della miniaturizzazione, linee più strette e più vicine da un lato comportano un incremento della loro resistenza elettrica e dall’altro danno luogo a capacità spurie che finiscono per produrre effetti di cross-talk (diafonia) fra le linee. Inoltre, l’incremento della densità di integrazione genera l’inevitabile aumento del numero di livelli di metallizzazione necessari per le interconnessioni, dai due o tre livelli dei circuiti integrati degli anni Novanta del 20° sec. ai cinque o sette livelli attuali. A ogni intersezione fra un livello di metallizzazione e quello adiacente è associata una capacità parassita la quale, soprattutto se le due linee di interconnessione corrono parallele, può divenire determinante nel condizionare la frequenza massima di lavoro, in quanto costituisce una reattanza di carico che diminuisce progressivamente all’aumentare della frequenza. A elevate frequenze di clock, dunque, la corrente necessaria per caricare e scaricare tali capacità, a ogni transizione di segnale conseguente alla commutazione dei livelli logici, dà luogo a picchi di corrente in grado di influenzare pesantemente la potenza globale dissipata. Gli effetti dovuti all’aumento dei tempi di propagazione introdotti dai ritardi RC (resistenza-capacità) delle interconnessioni possono essere minimizzati aumentando, in orizzontale, la reciproca distanza delle metallizzazioni (ma ciò comporterebbe un incremento dell’area dei chip) e utilizzando, in verticale, isolanti più spessi (anche se ciò ha un limite), grazie a dielettrici a piccola costante dielettrica k (low-k) e/o a metalli molto conduttivi come il rame in luogo del tradizionale alluminio.

Osserviamo, inoltre, che l’incremento dei livelli di metallizzazione richiede l’introduzione di tecniche di planarizzazione adeguate, al fine di garantire un accurato controllo della morfologia superficiale in termini di riduzione dei dislivelli per assicurare, da un lato, un buon ricoprimento (step coverage) del dielettrico sottostante da parte della metallizzazione soprastante e, dall’altro, che i differenti dislivelli presenti siano inferiori alla profondità di fuoco delle macchine di litografia usate. Si evitano così i corrispondenti problemi che potrebbero verificarsi durante la fase di definizione delle vie passanti e delle metallizzazioni.

Dielettrici a basso k

La ricerca di dielettrici a basso k è sostanzialmente rivolta non tanto all’individuazione di nuovi dielettrici con tali caratteristiche quanto all’introduzione di metodiche in grado di modificare la costante dielettrica dell’ossido di silicio (k=3,9), evitando quindi di complicare il processo tecnologico. Si è osservato che inserendo carbonio nella struttura dell’ossido di silicio e formando il cosiddetto CDO (Carbon Doped Oxide), è possibile abbassare la costante dielettrica relativa da 3,9 a circa 3, con una riduzione di capacità del 23%. Tale riduzione è dovuta ai radicali -CH3 che sostituiscono l’ossigeno nei legami Si-O entro la struttura dell’ossido di silicio. In tale modo si ha un incremento del volume dell’ossido e corrispondentemente una diminuzione della sua densità e della costante dielettrica relativa. Un’altra possibilità è costituita dalla tecnica FDSG (Fluorine Doped Silicon Glass), in cui la riduzione della costante dielettrica relativa è ottenuta incorporando fluoro.

Considerando, inoltre, che la più bassa costante dielettrica è quella dell’aria (k=1), in alcune ricerche si è tentato di incorporare aria nei materiali, rendendoli porosi; film di ossido di silicio resi porosi da micropori indotti da radicali metile hanno mostrato, relativamente al grado di porosità introdotto, valori di k inferiori a 2,2. Si parla in questo caso di materiali ultra-low-k, per i quali però vi sono ancora da risolvere alcuni problemi, per es., legati all’affidabilità all’interfaccia fra dielettrico e metallo.

Una soluzione ottimale sarebbe quella di riuscire, in maniera adeguata, ad asportare completamente il dielettrico fra i conduttori metallici, sfruttando così la bassa costante dielettrica relativa offerta dall’aria. Molte delle ricerche attuali stanno, infatti, investigando proprio questa possibilità.

Alluminio o rame?

Accanto all’uso di dielettrici a basso k un altro modo per diminuire il più possibile i tempi di propagazione è quello di ridurre la resistività dei percorsi di metallizzazione sostituendo l’alluminio con altri elementi meno resistivi, come il rame; quest’ultimo, infatti, presenta una resistività di 0,017 Ω×mm2/m, minore rispetto a quella dell’alluminio, la cui resistività è di 0,028 Ω×mm2/m. Ciò significa che la conducibilità del rame è del 65% superiore a quella dell’alluminio, con analogo vantaggio in termini di aumento della velocità di commutazione. L’uso del rame per le interconnessioni richiede microstrati di barriera all’interfaccia rame-ossido, che devono essere realizzati con metalli, tipo il tungsteno, diversi dal rame (il rame, così come l’oro, ‘avvelena’ il silicio), o con materiali a maggiore resistività, quali il nitruro di tantalio (TaN) o di titanio (TiN). È altresì necessario ridurre la resistenza di contatto fra le metallizzazioni utilizzando, per es., siliciuro di cobalto (CoSi) unitamente a ‘tappi’ (plugs) di tungsteno. Particolarmente adatta è la tecnica dual damascene in cui i plugs sono dello stesso materiale della metallizzazione e sono realizzati contemporaneamente a essa (fig. 2), riducendo in tal modo il rischio di fallimento della via per elettromigrazione. Ricordiamo che, differentemente da un normale processo (tipo alluminio), dove il metallo è depositato in un primo tempo e poi rimosso per lasciarne le linee di connessione, la tecnica dual damascene consiste in una serie di passi tecnologici in ordine inverso in cui si riempie un solco già creato.

Isolanti a elevato k

Nella tecnologia del silicio, l’ossido di silicio è particolarmente importante. Una delle ragioni è legata al fatto che si possono crescere ossidi molto sottili e di elevata qualità sulla superficie del silicio esponendo, in opportuni forni detti di ossidazione, la fetta di silicio a un flusso di ossidante (ossigeno o vapor d’acqua). La continua riduzione delle dimensioni del transistor MOS conseguente alla miniaturizzazione sempre più esasperata e la necessità di contenere la corrente assorbita degli odierni circuiti integrati hanno portato alla progressiva riduzione delle tensioni operative, che sono diminuite al di di sotto del volt all’interno di prodotti quali processori e memorie. Alimentazioni così basse comportano per i transistor tensioni di gate dell’ordine di poche centinaia di millivolt ottenibili, da un lato, con la riduzione della distanza fra source (sorgente) e drain (pozzo) e, dall’altro, con una notevole riduzione dell’ossido di gate, che in alcuni casi ha raggiunto valori inferiori a 1 nm, ossia a tre strati molecolari soltanto. Questa riduzione comporta, però, anche un rilevante aumento della corrente di perdita (leakage current) fra gate e canale: per es., per un ossido di gate di 1,2 nm tale corrente raggiunge, a 1 V, una densità di 100 A/cm2, inaccettabile per la maggior parte delle applicazioni. Per superare tale inconveniente si sostituisce l’ossido di silicio con materiali che presentano una costante dielettrica più elevata, quale il nitruro di silicio (k=8), SiON. Alcune ricerche sono rivolte alla realizzazione di isolanti di gate più spessi (3 nm) ma basati su materiali a costante dielettrica più elevata, come, per es., gli ossidi di titanio, di afnio, di zirconio e di tantalio. Grazie a questa soluzione si sono ottenute correnti di perdita significativamente basse, tipicamente mille volte inferiori a quelle ottenibili con l’ossido di silicio.

Transistor a struttura ottimizzata

Parallelamente all’ottimizzazione delle interconnessioni e dei dielettrici, una direzione importante delle attuali ricerche riguarda l’ottimizzazione della struttura dei transistor integrati. Con la riduzione della lunghezza di canale, infatti, le correnti di perdita fra drain e source tendono a diventare troppo elevate, mentre il ridotto valore delle tensioni di pilotaggio richiede la realizzazione di transistor opportunamente progettati che possano essere facilmente mandati in conduzione, ma anche tempestivamente interdetti.

Una soluzione a questi problemi, adottata da alcuni costruttori, utilizza la tecnica FDSOI (Fully Depleted substrate SOI). Si tratta di transistor realizzati su substrati SOI (Silicon On Insulator) il cui canale è costituito da uno strato estremamente sottile (poche decine di nm) di silicio non drogato. Altre soluzioni proposte riguardano strutture con geometria di gate modificata, per es., del tipo FinFET (ovvero FET a pinna; FET, Field Effect Transistor), a doppio gate o addirittura a triplo gate, le quali permettono di controllare più uniformemente il canale conduttivo. Inoltre, con la continua riduzione delle dimensioni del canale e il corrispondente aumento del campo elettrico fra drain e source, non sono più trascurabili gli effetti legati allo scattering dei portatori dovuti sia agli urti con gli ioni delle impurità sia alla ridotta distanza fra le pareti del canale. Per ovviare a questi effetti si ricorre alla tecnica del silicio ‘stirato’ (strained silicon), in grado di migliorare notevolmente le prestazioni dei transistor integrati in relazione alla maggiore mobilità dei portatori, specialmente gli elettroni, ottenibile grazie al passo reticolare modificato dello strato di silicio utilizzato per il canale. La procedura che viene adottata è la seguente: su un substrato di silicio si fa crescere uno strato di silicio-germanio (Si-Ge) di circa 2 μm a concentrazione di germanio progressivamente crescente. A questo punto si deposita un sottilissimo strato di silicio dello spessore di circa 20 nm; gli atomi di silicio di questo sottile strato tendono ad allinearsi (fig. 3) con quelli dello strato sottostante di Si-Ge, molto più spesso e quindi molto più rigido e con un passo reticolare maggiore. La variazione del passo reticolare che si ottiene è di circa l’1%. Questo piccolo cambiamento si traduce in un notevole aumento della mobilità dei portatori, in particolare gli elettroni che, a parità di ogni altra condizione, fluiscono più velocemente. Si ottengono in tal modo chip più veloci senza ricorrere a ulteriori procedimenti di miniaturizzazione.

Un altro settore che da diversi anni impegna i laboratori di ricerca riguarda i semiconduttori composti, quali arseniuro di gallio, fosfuro di indio ecc., per sfruttare l’elevata mobilità offerta da questi materiali, anche se la relativa tecnologia risulta decisamente più costosa rispetto a quella basata esclusivamente su silicio.

In base ad alcune stime recenti, inoltre, si valuta che la realizzazione di transistor con una lunghezza di canale di 10 nm non dovrebbe comportare cambiamenti rilevanti dei processi tecnologici, che sostanzialmente dovrebbero svilupparsi lungo le linee guida descritte in precedenza; recenti proiezioni dell’ITRS indicano che tali dimensioni potrebbero essere raggiunte nel 2015. Le nanotecnologie consentiranno di migliorare ulteriormente le prestazioni dei dispositivi anche quando il processo CMOS (Complementary Metal Oxide Semiconductor) tradizionale raggiungerà i suoi limiti fisici. I ricercatori prevedono di ottenere densità superiori di integrazione dopo il 2020, realizzando dispositivi FET di tipo ibrido, che combinano la tecnologia MOS tradizionale con nanocristalli, nanotubi, nanofili, e di questi ultimi si sfruttano le proprietà elettriche, meccaniche e chimiche.

Tecnologie di memoria

Memorie a semiconduttore

Le memorie a semiconduttore dovrebbero essere le prime beneficiarie dei progressi nelle nanotecnologie. Dispositivi di memoria a floating gate nanocristallina offrono, infatti, rispetto alle tradizionali flash, densità notevolmente superiori e consumi più ridotti. Una società giapponese, per es., ha annunciato recentemente lo sviluppo di una nuova tecnologia di stratificazione a doppio tunnel, applicabile alle memorie da 10 nm di prossima generazione, in grado di realizzare elementi con densità superiore a 100 gigabit. Si prevede che il mercato per le memorie realizzate utilizzando i materiali nanostrutturati supererà i sette miliardi di dollari nel corso del 2010. Altre linee di sviluppo riguardano le memorie ovoniche (memorie a cambiamento di fase), le memorie MRAM (Magnetoresistive Random Access Memory), le memorie ferroelettriche e così via.

Un esempio singolare di nanomemoria è la millipede realizzata nei laboratori IBM di Zurigo, una rivisitazione in chiave nanotecnologica delle vecchie schede perforate le cui celle sono costituite unicamente da fori, ciascuno di dimensione inferiore al nanometro e ricavati in un sottilissimo strato di materiale plastico mediante microindentazione con micropunte di silicio. Per creare la microindentazione viene forzata una corrente elettrica attraverso una micropunta che ne riscalda l’estremità fino a 400 °C, sufficiente per fondere il polimero. Una serie di tali impulsi di corrente produce quindi una sequenza di microfori i cui vuoti e pieni rappresentano gli stati logici 0 e 1 (fase di scrittura). Per poter leggere quest’informazione, l’estremità della micropunta, mentre si sposta sulla superficie del polimero, è mantenuta a una temperatura costante di 350 °C (al di sotto, dunque, del punto di fusione della plastica); quando la micropunta scende in una microindentazione la dissipazione del calore che ne consegue provoca una diminuzione di temperatura dell’estremità della punta stessa e un corrispondente cambiamento della sua resistenza elettrica che può essere rilevata ossia letta. Il dispositivo è costituito da 1024 puntine (da cui il nome) distribuite su un’area di soli tre millimetri di lato ed è in grado di fornire una densità di memorizzazione che è quasi 20 volte maggiore di quella di qualsiasi hard disk.

Memorie flash multilivello

Una memoria flash è una memoria non volatile, permanente e riscrivibile in cui è possibile immagazzinare dati in forma binaria mantenendoli anche in assenza di alimentazione. Le informazioni sono registrate in un array di transistor chiamati celle, ognuna delle quali conserva il valore di un bit. Ogni cella è simile a un MOSFET (Metal Oxide Semiconductor Field Effect Transistor) ma con due gates anziché uno soltanto: la control gate e, completamente isolata da uno strato di ossido, la floating gate, posta fra la control gate e il substrato. La scrittura o la cancellazione della cella avviene inserendo o estraendo, per effetto tunnel, gli elettroni dalla floating gate. La lettura del contenuto della cella è effettuata polarizzando normalmente il transistor e rilevando la tensione in uscita: se la floating gate non contiene elettroni, il MOSFET risulterà in conduzione (stato logico 1); diversamente il MOSFET risulterà interdetto (stato logico 0) a causa della maggiore tensione di soglia necessaria per la conduzione. Nelle celle delle memorie flash commerciali il numero di elettroni presenti sulla floating gate si aggira intorno a 300.000; il circuito di lettura della memoria deve discriminare tra 0 e 300.000 elettroni, ovvero fra due tensioni di soglia del transistor MOSFET che differiscono di circa 4-5 V. Tuttavia, recenti studi relativi al controllo del numero di elettroni immagazzinati sulla floating gate hanno condotto alla commercializzazione di memorie flash multilivello, in cui sulla floating gate delle celle di memoria vengono conservati pacchetti costituiti da un numero di elettroni più esiguo. In alcune memorie commerciali, per es., vengono immagazzinati quattro pacchetti con un numero approssimativo di 0, 105, 2×105 e 3×105 elettroni. Un opportuno amplificatore di lettura, integrato nel chip, riesce a discriminare i quattro livelli corrispondenti alle quattro tensioni di soglia che differiscono di circa 1 V e a cui sono associate le combinazioni di bit 00, 01, 10 e 11, ottenendo in pratica l’immagazzinamento di 2 bit per cella. È in tale modo possibile raddoppiare l’informazione immagazzinata in una data area o equivalentemente dimezzare la dimensione della cella a parità d’informazione.

Le memorie flash e quelle flash multilivello, in virtù del fatto che non richiedono alcuna alimentazione elettrica per mantenere i dati e che occupano poco spazio, sono molto usate nei dispositivi che necessitano di un’elevata portabilità e di una buona capacità di memoria per il salvataggio dei dati come, per es., le fotocamere digitali, i cellulari e i moderni personal computer portatili.

Memorie a cambiamento di fase

Le memorie a cambiamento di fase (PCM, Phase-Change Memories) sono memorie non volatili costituite da una lega calcogenura di germanio (Ge), antimonio (Sb), tellurio (Te), chiamata GST, che ha la proprietà di cambiare fase (cristallina o amorfa) in modo reversibile e controllato per mezzo di un riscaldamento locale provocato dalla corrente di programmazione che attraversa la cella di memoria. Come si è osservato sperimentalmente, le due fasi cristallina o amorfa sono caratterizzate da valori di resistività elettrica differenti, e sono proprio questi valori a essere utilizzati come stati logici di memorizzazione: 0 per lo stato caratterizzato da minor resistività (quello cristallino) e 1 per lo stato amorfo a maggior resistività.

Il materiale e il concetto d’immagazzinamento digitale di informazione sono stati usati a partire dai primi anni Novanta del 20° sec. nelle applicazioni per dischi ottici (CD e DVD), nei quali il cambiamento di fase comporta quello locale di riflettività. A differenza di ciò che accade per tali supporti di tipo ottico il cui cambiamento di stato è controllato da un laser, nelle memorie a cambiamento di fase viene impiegato un semplice transistor in grado di consentire un’occupazione di spazio piuttosto ridotta e tempi di lettura/scrittura estremamente veloci fino a cinquecento volte superiori rispetto a quelli delle attuali memorie flash. Inoltre, le PCM sono ga­rantite per resistere a cicli di cancellazione e memorizzazione che arrivano fino all’ordine del milione, a differenza delle me­morie flash la cui affidabilità è ga­rantita solo per migliaia di cicli di lettura/scrittura.

Memorie ferroelettriche

Le memorie ferroelettriche (FeRAM, o anche FRAM, Ferroelectric Random Access Memory) sono me­morie non volatili con una struttura molto simile a quelle volatili DRAM (Dinamic RAM), ma che, a differenza di queste, impiegano particolari condensatori, detti ferroelettrici, in grado di mantenere una polarizzazione residua e quindi di immagazzinare informazioni anche dopo la rimozione della tensione di alimentazione. Una FeRAM offre numerosi vantaggi rispetto alla memoria flash: minore consumo, velocità di scrittura più elevata e un numero di cicli di scrittura/cancellazione molto maggiore (oltre 1016 per i dispositivi da 3,3 V; le memorie flash arrivano a malapena a 10.000 cicli). Il condensatore ferroelettrico, cuore della memoria, si ottiene sostituendo il normale dielettrico di un condensatore con un materiale ferroelettrico; tipicamente si tratta di materiali con struttura ABO3 (fig. 4), ossia composta da due elementi A e B legati con tre atomi di ossigeno. Il materiale più usato nelle memorie ferroelettriche è il PZT, una soluzione solida di PbZrO3 e PbTiO3. In un normale condensatore, quan­do si applica una tensione esterna e quindi un campo elettrico, si ha il fenomeno della polarizzazione e, sulle superfici del dielettrico che si affacciano alle armature del condensatore, appaiono cariche di segno opposto (cariche di polarizzazione) a quelle presenti sulle corrispondenti armature del condensatore. Tali cariche scompaiono quando il campo elettrico applicato si an­nulla. Al contrario, nei condensatori ferroelettrici permane una certa carica residua Q anche quando il campo elettrico viene annullato; in altre parole, il condensatore ferroelettrico presenta un’isteresi. Per una tensione nulla sono possibili due stati stabili: +Q oppure −Q, corrispondenti rispettivamente agli stati logici 1 e 0.

Le memorie ferroelettriche sono state impiegate negli ultimi anni in molti sistemi che richiedono elevate velocità ma basse potenze nelle operazioni di lettura e di scrittura. Proprio per questo motivo uno dei campi di maggior impiego delle FeRAM sono i cosiddetti RFID (Radio Frequency IDentification), dispositivi che permettono l’identificazione di oggetti, animali o persone mediante la lettura di dati da un chip via radio.

Nel luglio 2006 l’azienda giapponese Fujitsu ha annunciato di essere riuscita a realizzare una memoria FeRAM in tecnologia da 65 nm di 256 Mbit utilizzando come materiale ferroelettrico un composto costituito da atomi di bismuto, ferro e ossigeno (BFO) e caratterizzato da struttura perovskite.

Memorie magnetiche

Analogamente alle vecchie memorie a nuclei di ferrite e alle DRAM, le memorie non volatili MRAM (Magnetic RAM) sono costituite da una matrice di celle di memoria; a differenza delle DRAM, le celle non sono tuttavia costituite da condensatori, ma da giunzioni MTJ (Magnetic Tunnel Junction), realizzate fisicamente da due strati ferromagnetici separati da un materiale isolante molto sottile. La corrente di tunnel che attraversa la sottile barriera di isolante dipende dalla disposizione dei momenti magnetici degli atomi contenuti nei due strati di materiale ferromagnetico ed è massima quando i momenti sono paralleli tra loro (stato logico 1) e minima quando sono antiparalleli (stato logico 0). Secondo alcuni ricercatori, le MRAM promettono di riunire in un’unica tecnologia la densità delle DRAM, la velocità delle SRAM (Static RAM) e la non volatilità delle flash RAM, oltre consumi bassissimi e altissima affidabilità. Secondo altri ricercatori esisterebbero non pochi inconvenienti, fra i quali l’impossibilità di ridurre la cella oltre un certo limite per evitare false scritture da parte del campo magnetico. Una soluzione al problema sembrava essere l’introduzione di celle circolari e l’utilizzo dell’effetto magnetoresistivo gigante (GMR, Giant Magnetoresistance) per la lettura e scrittura, ma questa linea di sviluppo sembra al momento abbandonata.

Memorie a nanocristalli

Una nuova classe di memorie potrebbe essere derivata dalle flash tradizionali sostituendo la floating gate di polisilicio con un insieme di nanocristalli. L’idea è stata proposta in un lavoro pionieristico dall’indiano naturalizzato statunitense Sandip Tiwari nel 1995 e ha prodotto un vasto interesse nella comunità scientifica, come testimoniato da numerosi lavori apparsi sull’argomento. Sono molti i potenziali vantaggi offerti da questa struttura, primo fra tutti l’affidabilità del dielettrico. Quando l’ossido inizia a subire una degradazione, l’effetto sulla ritenzione di carica sarebbe meno drastico e più graduale; si ritiene che inizialmente, a causa della degradazione, siano pochi i grani connessi con il substrato a perdere elettroni. La cella di memoria però complessivamente continuerebbe a funzionare. Al crescere del numero di cicli di scrittura/cancellazione, la degradazione dell’ossido si estenderebbe e altri nanograni perderebbero ritenzione, ma la cella tenderebbe a perdere funzionalità solo gradualmente. Questa gradualità non può aversi in una memoria con una singola floating gate macroscopica, in quanto non appena si crea, a causa della degradazione, un solo cammino conduttivo, esso è sufficiente a impedire la ritenzione di tutto il sistema e la cella perde immediatamente funzionalità.

Un altro vantaggio della memoria a nanocristalli è che essa possiede una struttura estremamente adatta a una forte riduzione delle dimensioni e risulta, per questo motivo, indicata per la realizzazione di matrici di memoria di grande capacità.

Infine, la fisica dell’immagazzinamento di carica in un cristallo di dimensioni nanometriche è molto diversa da quella che regola il caso di una floating gate macroscopica e potrebbe fornire utili indicazioni sia per la riduzione della potenza dissipata sia per il miglioramento nelle procedure di scrittura e cancellazione.

Verso la nuova era dell’elettronica

Indubbiamente uno degli argomenti di ricerca più interessanti nel campo della nanoelettronica spinta agli estremi dimensionali è la cosiddetta elettronica molecolare. In questo ambito, già dal 1973, sono stati fatti progressi notevoli verso quelli che sono considerati i dispositivi fondamentali a livello unimolecolare, resistori, interruttori, rettificatori, dispositivi a resistenza differenziale negativa, transistor a singolo elettrone. In tale contesto la sfida che appare più significativa e difficile è data dalla possibilità di realizzare contatti tra singole molecole di metalli e migliorare il calcolo della conducibilità intramolecolare. L’obiettivo finale che attualmente appare irraggiungibile e che probabilmente richiederà non meno di alcune decine di anni è la fabbricazione di una macchina di calcolo totalmente organica.

Lo spostamento discontinuo dalla passata era della microelettronica, durante la quale i dispositivi erano misurati in μm o decimi di μm, verso la nuova era della nanoelettronica, dove le dimensioni sono dell’ordine dei nanometri, produrrà un impatto nella società, nel vicino futuro, ancora più pervasivo di quanto è oggi in atto con l’effetto della tradizionale micro-submicroelettronica. La nuova era produrrà più capacità sia logico-operative sia interattive con l’ambiente, interessando ogni aspetto della nostra vita, dalla salute personale al controllo del traffico, dalla sicurezza pubblica alla maggiore comprensione dei fenomeni naturali. Un’altra conseguenza sarà il valore aggiunto dei nuovi prodotti in termini di hardware e software, con significativi risvolti dal punto di vista economico e della crescita e diversificazione dei nuovi mercati. Senza trascurare le positive conseguenze della micro- e submicroelettronica registrate nel recente passato – si pensi alle comunicazioni standard GSM (Global System for Mobile communications) adottate in tutto il mondo – la nuova era sembra promettere molto di più. Essa non solamente espanderà l’utilizzazione del silicio in applicazioni a basso costo, a basso peso e volume, in sistemi usa e getta di cui non potremo più fare a meno, ma contribuirà inoltre a elevare le prestazioni globali dei prodotti ICT (Information and Communication Technology), che consentiranno alle società il raggiungimento dell’ambient intelligence, cioè di un ambiente che rileva la presenza delle persone per soddisfarne i bisogni.

Ci stiamo avvicinando velocemente ai limiti di scala, relativamente alle strutture CMOS, in quanto un ulteriore aumento della potenza dissipata non coincide con un adeguato aumento di velocità operativa nell’esecuzione delle operazioni analogiche e soprattutto digitali. Ciò accade in quanto la mobilità del canale tende a diminuire mentre le resistenze di interconnessione a crescere. Il consumo eccessivo di po­tenza deriva dalle correnti di perdita che sono legate ai non più tollerabili effetti ai bordi dei canali corti, al tunneling tra source e drain e tra gate e source. Va inoltre tenuto conto dei costi elevatissimi delle litografie che arrivano a quelle dimensioni, della loro crescente complessità, delle difficoltà che s’intravedono nei costosi processi di allineamento tra le maschere che dovrebbero consentire la costruzione delle nuove e densissime architetture. Queste considerazioni, legate agli alti costi e alle notevoli complessità circuitali, sembrano essere quelle che, anche senza avere raggiunto i limiti fisici di funzionamento dei dispositivi di base, condizioneranno la grande discontinuità dalla micro-submicroelettronica alla nanoelettronica, dove il processo buttom-up (dal basso verso l’alto) prevarrà su quello top-down (dall’alto verso il basso) oggi impiegato. Discontinuità non vuol dire che verranno terminate le produzioni dell’attuale processo top-down, anzi questo continuerà a svolgere un ruolo importantissimo fino a quando non saranno pienamente verificate le prestazioni e soprattutto l’affidabilità delle nuove emergenti tecnologie. Occorrerà ancora molto tempo prima che tale transizione diventi una concreta realtà, ma nel frattempo è quanto mai opportuno prendere in esame le opzioni derivanti dalla ricerca di oggi e affrontare le problematiche più importanti. Per es., a livello di architettura argomenti rilevanti sono la tolleranza dei difetti, la computazione molecolare, i processi paralleli; nel campo dei dispositivi per logiche sono importanti studi sui transistor a nanofilo, transistor organici e molecolari, dispositivi a tunneling diretto multistrato, memorie a variazione di fase e resistenza. Nel settore dei materiali l’esigenza riguarda le interconnessioni, per le quali si configurano quelle di natura ottica, a radiofrequenza, a nanotubi, nonché quelle molecolari.

Se si considerano le roadmaps che tentano di dipingere il futuro possibile, presumibilmente dopo il 2013, della nanoelettronica appare evidente che l’industria richiederà dispositivi sempre più piccoli e dotati di prestazioni eccezionali. Dimensioni, funzionalità, complessità comporteranno specifiche da soddisfare a costi tollerabili e tutto ciò orienterà verso nuovi concetti forieri di nuove funzionalità. Nel campo delle architetture si comincerà a parlare di arrays cellulari e di quantum computing; nel campo dei dispositivi si parlerà di transistor a nanotubi, di spin a singolo elettrone, di memorie a elettrone singolo, di memorie molecolari e di interruttori meccanici a nanotubi. Per quanto riguarda i materiali che dovranno essere sviluppati, occorrerà mettere a punto procedimenti self assembling di nanofili e nanotubi, nuovi materiali superconduttori operanti vicino alla temperatura ambiente e nanostrutture a punti quantici. In questo contesto, che guarda a un futuro poi non tanto lontano, è necessario prepararsi in tempo per non perdere rilevanti opportunità e soprattutto per evitare opzioni impraticabili.

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